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射極耦合邏輯電路

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1972年摩托羅拉ECL 10,000基本或/或非門電路圖。 [1][2]:5注意Q5和Q6發射極與輸出和負電源耦合。 [a][3]

電子學領域中，射極耦合邏輯（ECL）是指一種高速集成電路雙極電晶體邏輯電路系列（英語：Logic family）。ECL採用了雙極結型電晶體（BJT）差分放大器，這种放大器為單端輸入，發射極電流較小，以避免電晶體進入飽和（完全導通）工作區，導致關斷緩慢。[4]由於電流被引導在發射極耦合對的兩個引腳之間流動，ECL有時也被稱為電流引導邏輯（CSL）、[5]電流模式邏輯/電流型邏輯（CML）[6]或電流開關發射極跟隨器（CSEF）邏輯。 [7]

在ECL中，電晶體永遠不會處於飽和狀態，輸入和輸出電壓的擺幅很小（0.8 V），輸入阻抗很高，輸出阻抗很低。因此，電晶體狀態改變很快，門延遲很低，扇出能力很強。[8]此外，差分放大器的電流消耗基本恆定，最大限度地減少了由於電源線電感和電容引起的延遲和故障。其互補輸出級通過減少反相器數量減少了整個電路的傳播時間。

ECL的主要缺點是電流會持續流入每個開關管，這意味著它需要（並消耗）比其他邏輯電路系列多得多的功率，尤其是在靜態時。

由場效應電晶體（FET）製成的發射極耦合邏輯的等效物稱為源極耦合邏輯（SCFL）。[9]

差分電流開關（DCS）邏輯是ECL的一種變體，其中所有信號路徑和門輸入都是差分的。 [10]

歷史

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Yourke的電流開關（約1955年） [11]

1956年8月，Hannon S. Yourke在IBM發明了ECL。[12]ECL最初被稱為電流引導邏輯，用於Stretch、IBM 7090和IBM 7094計算機。 [11]這種邏輯電路也稱為電流模式邏輯電路。[13]它還被用於製造IBM 360/91中的IBM先進固態邏輯技術（ASLT）電路。[14][15][16]

Yourke的電流開關是一個輸入邏輯電平與輸出邏輯電平不同的差分放大器。[17]在Yourke的設計中，兩個邏輯參考電平相差3伏特。因此，他使用了兩種互補的電路：NPN電路和PNP電路。NPN電路輸出可以驅動PNP電路輸入，反之亦然。「（這種電路的）缺點是需要更多不同的電源電壓，並且需要用到PNP和NPN（兩種）電晶體。」 [11]

另一種耦合方法是採用齊納二極體和電阻器將輸出邏輯電平轉換至與輸入邏輯電平相同，而不是交替使用NPN和PNP級。 [18]

從20世紀60年代初開始，ECL電路開始用於單片集成電路。它們包括一個差分放大器輸入級（用於執行邏輯運算）和一個射極跟隨器級（用於驅動輸出並轉換輸出電壓，使其與輸入兼容）。射極跟隨器的輸出級也可用於執行線或邏輯。

摩托羅拉於1962年推出了第一款數字單片集成電路產品線MECL I，[19]並隨後開發了它的幾個改進系列，包括1966年推出的MECL II、1968年推出的MECL III（其柵極傳播時間為1奈秒，觸發器切換率為300 MHz）、1971年推出的10,000系列（具有更低功耗和可控邊沿速度）， [20]還有於1981年推出的MECL 10H系列。 [2]而仙童於1975年推出F100K系列。[21][22]

ECLinPS（「皮秒級ECL」）系列於1987年推出。 [23] ECLinPS單門延遲500 ps，觸發器切換頻率1.1 GHz。

ECL的速度快但功耗高，所以主要用於對高速有嚴格要求的場合。老款高端大型計算機，比如IBM ESA/390計算機系列中的Enterprise System/9000，都使用了ECL。 [24] Cray-1[25]和第一代Amdahl大型計算機也是如此（當前的IBM大型計算機使用CMOS[26]）。 從1975年開始的一段時間內，數字設備公司（DEC）性能最高的處理器全部基於多晶片ECL CPU——從ECL KL10到ECL VAX 8000，一直到VAX 9000。一直到1991年，基於CMOS的CMOS NVAX問世，這種電路價格只有VAX 9000的1/25，而且功耗低得多，卻提供了與 VAX 9000相當的性能。[27]MIPS R6000計算機也使用了ECL。其中一些計算機設計使用了ECL門陣列。

實現

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該圖是基於摩托羅拉MECL的典型ECL電路圖。在該原理圖中，電晶體T5′ 代表前一個ECL門的輸出電晶體，該電晶體為或/或非門的輸入電晶體T1提供邏輯信號，或/或非門的另一個輸入端位於 T2，輸出為Y和Y 。

ECL電路的基礎電路是一對發射極耦合（長尾）電晶體對，在圖中以紅色陰影表示。該電晶體對的左半部分（黃色陰影）由兩個並聯的輸入電晶體T1和T2（此處考慮一個典型的雙輸入門）組成，實現或非邏輯。右側電晶體T3的基極電壓由一個參考電壓源（淺綠色陰影）固定，該電壓源由帶有二極體熱補償的分壓器（R1、R2、D1和D2）組成，有時還會有一個緩衝發射極跟隨器（圖中未顯示），因此發射極電壓保持相對穩定。因此，共發射極電阻RE的作用幾乎相當於一個電流源。當輸入中有任意一個為邏輯「1」時，T1或T2的集電極電流增大，負載電阻RC1的輸出電壓降低，輸出邏輯「0」；而由於RE的電流源特性，T3的集電極電流減小，負載電阻RC1的輸出電壓升高，輸出邏輯「1」。輸入均為邏輯「0」時則相反。集電極負載電阻RC1和RC3的輸出電壓通過發射極跟隨器T4和T5（藍色陰影）進行轉換和緩衝，分別輸出至反相和同相輸出。輸出發射極電阻RE4和RE5並非在所有版本的ECL中都存在。在某些情況下，50 Ω線路終端電阻連接在輸入電晶體的基極和被驅動門的−2 V電源之間充當驅動門的發射極電阻。 [28]

運作

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下面在輸入電壓施加到T1基極，而T2輸入未使用或施加邏輯「0」的假設下考慮ECL電路的運作。

在電平轉換過程中，電路的核心——發射極耦合對（T1和T3）——充當單端輸入的差分放大器。長尾電流源（RE）決定流經耦合對兩個引腳的總電流。輸入電壓通過在兩個引腳之間分配電流來控制流經電晶體的電流，當電流未接近開關點時，電流會全部流向一側。此時的增益高於最終狀態（見下文），電路切換速度很快。

當輸入電壓較低（邏輯「0」）時，差分放大器處於過驅動狀態。電晶體T1處於截止狀態，而另一個電晶體T3處於有效線性區，充當發射極退化共射極電路，會吸收所有電流，從而使另一個截止電晶體處於欠壓狀態。輸入電壓較高（邏輯「1」）時則相反。在上述兩個電晶體中，處於開啟狀態的電晶體的發射極電阻相對較高，這會引入顯著的負反饋（發射極衰減）。為了防止有源電晶體飽和，使延緩飽和恢復的擴散時間不被計入邏輯延遲， [4]發射極和集電極電阻的選擇應確保在最大輸入電壓下，電晶體兩端會殘留一些電壓。殘餘增益較低（K = RC /RE​ < 1）。 該電路對輸入電壓變化不敏感，電晶體穩定地處於有效線性區。由於串聯負反饋，該電晶體的輸入電阻較高。而另一個截止的電晶體切斷了其輸入和輸出之間的連接。因此，其輸入電壓不會影響輸出電壓。由於基極-發射極結截止，輸入電阻也是較高的。

特徵

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ECL系列的其他顯著特性包括：大電流需求近似恆定，且與電路狀態無關。這意味著ECL電路產生的電源噪聲相對較小，這與其他邏輯電路類型不同，後者在開關狀態下的電流消耗大於靜態狀態下的電流消耗。在加密應用中，ECL電路也不易受到差分功率分析等旁道攻擊的影響。 [需要引用]

ECL結構電路的傳播時間可以小於一奈秒，包括信號進入和離開IC封裝的延遲。某些類型的ECL一直是最快的邏輯器件系列。 [29]

抗輻射加固：雖然普通商用級晶片可以承受100戈瑞（10 krad），但許多 ECL 設備在100,000 戈瑞（10 Mrad）後仍能正常工作。 [30]

電源和邏輯電平

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ECL電路通常採用負電源工作（電源正極接地）（其他邏輯系列將電源負極接地）。[2]:5 這樣做主要是為了最大限度地減少電源變化對邏輯電平的影響。ECL對VCC上的噪聲更敏感，而對VEE上的噪聲相對免疫。[31]由於系統中地電位應是最穩定的電壓，ECL電路採用正電源接地設計。這種接法下，當電源電壓波動時，集電極電阻兩端的壓降僅輕微變化（若採用發射極恆流源則完全不變）。由於集電極電阻被牢牢錨定在地電位，輸出電壓僅產生微小偏移（或完全不變）。若將電源負端接地，則集電極電阻將連接至正電源軌。[2]:5 當集電極電阻上的恆定壓降輕微變化（或不變）時，輸出電壓會跟隨電源電壓波動，此時電路的兩個部分起到恆流電平移位器的作用。此情況下，R1-R2分壓電路能在一定程度上補償電壓波動。採用正電源供電還存在另一缺點——輸出電壓會在高恆定電壓背景（+3.9 V）下產生輕微波動（±0.4 V）。採用負電源供電的另一優勢是可防止輸出電晶體因輸出端意外對地短路而損壞[32]（但無法防護輸出端對負電源軌的短路）。

電源電壓值的選擇應確保有足夠的電流流過補償二極體D1和D2，並且共發射極電阻器RE兩端的電壓降足夠。

市場上出售的ECL電路通常採用與其他電路系列不兼容的邏輯電平。這意味著ECL與其他邏輯電路系列（例如常用的TTL系列）之間的交互需要額外的接口電路。由於高低邏輯電平相對較近，ECL的噪聲容限較小，這可能會帶來麻煩。

至少有一家製造商（IBM）生產了用於其自有產品的ECL電路。這些電路的電源與公開市場上使用的電源有很大不同。 [24]

PECL

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摩托羅拉 ECL/PEC 比較的邏輯電平[33] [2]:5
類型 Vee Vlow Vhigh Vswing Vcc Vcm
ECL –5.2 V –1.75 V –0.9 V –0.85 V 接地
PECL 接地 3.4 V 4.2 V 0.8 V 5.0 V
LVPECL 接地 1.6 V 2.4 V 0.8 V 3.3 V 2.0 V

正射極耦合邏輯（PECL），也稱為偽ECL，是ECL的進一步發展，使用正5 V電源，而不是負5.2 V 電源。 [34]低壓正發射極耦合邏輯 (LVPECL) 是PECL的功率優化版本，使用正3.3 V而不是5 V電源。PECL和LVPECL是主要用於高速和時鐘分配電路的差分信號系統。

一個常見的誤解是PECL設備與ECL設備略有不同。事實上，ECL設備和PECL設備核心電路結構和工作原理是完全相同的，只是電源接法有區別。 [35]

注釋

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  1. ^ 摩托羅拉的ECL設備採用負電源供電。這種「反向」布置是為了屏蔽集電極和發射極線路的噪聲。它還具有非常不尋常的邏輯電平（參見 #電源和邏輯電平): 低電平（0）為-1.75 V，高電平（1）為-0.9 V。[2]:5 使用帶有正電源的ECL來設計電路是可行的（參見PECL）。[2]:18

參考文獻

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