互連
互連在集成電路中，是指用於在電氣上連接兩個或多個電路元件（如電晶體）的結構。互連的設計與布局對集成電路的正常功能、性能、功耗效率、可靠性及製造良率至關重要。互連所用的材料取決於多種因素。材料需要與半導體基底以及互連層之間的介電質在化學和機械上兼容，否則必須使用阻擋層。此外，材料還需適用於製造流程；某些化學性質和工藝步驟可能限制其在更大的IC製造技術（配方）中整合。在製造過程中，互連結構形成於後道工序階段，即電晶體在基底上製造完成之後。
互連可依信號傳播距離分為「局部」與「全局」互連。互連的寬度、厚度及所用材料等關鍵因素決定了信號可傳播的距離。局部互連用於連接彼此非常接近的電路元件，例如相隔約十個電晶體的電晶體。全局互連則適用於較遠距離的連接，如大面積子電路之間的通信。因此，局部互連可使用電阻率較高的材料，如多晶矽（有時添加矽化物以延伸其傳播範圍）或鎢。為擴展互連距離，可在長互連路徑上加入緩衝器或恢復器等電路。
互連屬性
[編輯]互連的幾何屬性包括寬度、厚度、間距（同一層中相鄰互連之間的距離）、周期（寬度加間距）和縱橫比（AR，厚度除以寬度）。這些參數的最小和最大值受到設計規則的約束，以確保互連（進而整個IC）能以合理的良率通過所選技術製造。寬度限制是為了避免過窄的互連發生斷裂，以及確保過寬的互連可通過化學機械拋光（CMP）實現平坦化。間距限制則確保相鄰互連不會因材料橋接而短路。厚度由技術決定，縱橫比則由寬度與厚度共同決定。在支持多層互連的技術中，每組連續的互連層或每一層通常都有自己的一套設計規則。
在CMP用於IC層平坦化之前，為避免下層地形起伏導致上層互連斷裂，互連設計規則通常規定比下層更大的最小寬度與間距。CMP的引入則使得更精細的幾何結構成為可能。
縱橫比是重要的工藝參數。在使用傳統工藝構建互連結構的技術中，AR受限於蝕刻與電介質填充等步驟的成功實施。在使用鑲嵌（damascene）工藝的技術中，AR必須允許蝕刻溝槽、沉積阻擋金屬（若需要）與互連材料的步驟順利完成。
互連布局還受到其他設計規則的約束。例如，在使用CMP的技術中，為確保IC整體互連密度變化在可接受範圍內，需遵守「密度規則」。因CMP的去除速率取決於材料屬性，若互連密度變化過大，可能導致電介質層形成凹陷，破壞平整度。為維持合適的密度，會在低密度區域加入「假互連」（或稱「假導線」）。
歷史上，互連路徑呈直線排布，並可通過45°轉角改變方向。隨著IC幾何結構的微縮，為確保良率，互連方向受到更多限制。起初，僅對全局互連實施方向限制，要求其沿東西或南北方向布線。為便於布線，互連層方向交替布設，以便通過通孔實現方向轉換。而局部互連，尤其是最低層（通常為多晶矽），則可採用更靈活的布線方式以提高密度。
材料
[編輯]在矽IC中，最早使用的互連材料是鋁。由於易於沉積、與矽和二氧化矽的粘附性良好，鋁成為理想互連材料。鋁互連可通過物理氣相沉積或化學氣相沉積形成，初期使用濕法刻蝕，後發展為各種干法蝕刻技術。
早期使用純鋁，但到了1970年代，出於基底兼容性、結點刺穿和可靠性（尤其是電遷移）的考慮，開始採用含矽、銅或二者的鋁合金。到了1990年代末，隨著器件特徵尺寸不斷縮小，互連結構變得更細，使得鋁的高電阻問題變得無法接受，最終被銅互連所取代。
在砷化鎵（GaAs）IC中——主要用於與矽不同的應用領域（如單片微波集成電路）——互連常用金作為材料。
性能提升
[編輯]為減少由寄生電容引起的延遲，鄰近互連及不同層互連之間的電介質（即層間電介質，ILD）應具有儘可能低的介電常數。為此，1990年代末至2000年代初引入了低介電常數材料。截至2019年1月，最先進材料通過高度多孔結構，或在結構中形成空氣或真空空隙（氣隙介電材料），顯著降低介電常數。但這類材料機械強度較低，通常僅用於最下層互連。較低互連層的高密度與最小間距有助於支撐上層結構。英特爾於2014年在其14納米製程技術中引入了氣隙電介質。
多層互連
[編輯]複雜電路的IC需要多層互連以實現最小晶片面積。截至2018年，最複雜的IC可擁有超過15層互連。各互連層之間由電介質隔離。不同層之間的垂直連接通過通孔實現。晶片最上層的金屬層通常最厚、最寬、間距最大，因此具有最小電阻和RC時間常數，多用於電源與時鐘分配網絡。最靠近電晶體的底層金屬層則細而密，僅用於局部互連。增加互連層數有助於提升性能，但也會降低良率並增加製造成本。[1]單層金屬互連的IC通常利用多晶矽層跨越路徑，實現信號交叉。
DRAM電容的製造工藝會在表面形成粗糙高低起伏地形，這使得添加金屬互連層變得困難，影響製造良率。
1998年，最先進的DRAM工藝具備四層金屬，而最先進的邏輯工藝則擁有七層金屬互連。[2]
2002年，五到六層金屬互連是常見配置。[3]
2009年，1 Gbit DRAM通常使用三層金屬互連：第一層使用鎢，上層則為鋁。[4][5]
相關
[編輯]參考
[編輯]- ^ DeMone, Paul. The Incredible Shrinking CPU. 2004 [2025-05-03]. （原始內容存檔於2012-05-31）.
- ^ 1998. Kim, Yong-Bin; Chen, Tom W. Assessing Merged DRAM/Logic Technology. 1996 IEEE International Symposium on Circuits and Systems. Circuits and Systems Connecting the World. Atlanta, USA: 133–36. 15 May 1996. doi:10.1109/ISCAS.1996.541917.
- ^ Rencz, M. Introduction to the IC technology (PDF). 2002. （原始內容 (PDF)存檔於April 26, 2012）.
- ^
Jacob, Bruce; Ng, Spencer; Wang, David. https://books.google.com/books?id=G-D6KFwnVsgC&q=dram+interconnect+layers&pg=PA376
|chapterurl=缺少標題 (幫助). Section 8.10.2: Comparison of DRAM-optimized process versus a logic-optimized process. Morgan Kaufmann. 2007: 376. ISBN 9781558601369. - ^ Choi, Young. Battle commences in 50nm DRAM arena. 2009 [2019-01-08]. （原始內容存檔於2012-04-06）.