互连
互连在集成电路中，是指用于在电气上连接两个或多个电路元件（如晶体管）的结构。互连的设计与布局对集成电路的正常功能、性能、功耗效率、可靠性及制造良率至关重要。互连所用的材料取决于多种因素。材料需要与半导体基底以及互连层之间的介電質在化学和机械上兼容，否则必须使用阻挡层。此外，材料还需适用于制造流程；某些化学性质和工艺步骤可能限制其在更大的IC制造技术（配方）中整合。在制造过程中，互连结构形成于后道工序阶段，即晶体管在基底上制造完成之后。
互连可依信号传播距离分为“局部”与“全局”互连。互连的宽度、厚度及所用材料等关键因素决定了信号可传播的距离。局部互连用于连接彼此非常接近的电路元件，例如相隔约十个晶体管的晶体管。全局互连则适用于较远距离的连接，如大面积子电路之间的通信。因此，局部互连可使用电阻率较高的材料，如多晶硅（有时添加硅化物以延伸其传播范围）或钨。为扩展互连距离，可在长互连路径上加入缓冲器或恢复器等电路。
互连属性
[编辑]互连的几何属性包括宽度、厚度、间距（同一层中相邻互连之间的距离）、周期（宽度加间距）和纵横比（AR，厚度除以宽度）。这些参数的最小和最大值受到设计规则的约束，以确保互连（进而整个IC）能以合理的良率通过所选技术制造。宽度限制是为了避免过窄的互连发生断裂，以及确保过宽的互连可通过化学机械抛光（CMP）实现平坦化。间距限制则确保相邻互连不会因材料桥接而短路。厚度由技术决定，纵横比则由宽度与厚度共同决定。在支持多层互连的技术中，每组连续的互连层或每一层通常都有自己的一套设计规则。
在CMP用于IC层平坦化之前，为避免下层地形起伏导致上层互连断裂，互连设计规则通常规定比下层更大的最小宽度与间距。CMP的引入则使得更精细的几何结构成为可能。
纵横比是重要的工艺参数。在使用传统工艺构建互连结构的技术中，AR受限于蚀刻与电介质填充等步骤的成功实施。在使用镶嵌（damascene）工艺的技术中，AR必须允许蚀刻沟槽、沉积阻挡金属（若需要）与互连材料的步骤顺利完成。
互连布局还受到其他设计规则的约束。例如，在使用CMP的技术中，为确保IC整体互连密度变化在可接受范围内，需遵守“密度规则”。因CMP的去除速率取决于材料属性，若互连密度变化过大，可能导致电介质层形成凹陷，破坏平整度。为维持合适的密度，会在低密度区域加入“假互连”（或称“假导线”）。
历史上，互连路径呈直线排布，并可通过45°转角改变方向。随着IC几何结构的微缩，为确保良率，互连方向受到更多限制。起初，仅对全局互连实施方向限制，要求其沿东西或南北方向布线。为便于布线，互连层方向交替布设，以便通过通孔实现方向转换。而局部互连，尤其是最低层（通常为多晶硅），则可采用更灵活的布线方式以提高密度。
材料
[编辑]在硅IC中，最早使用的互连材料是铝。由于易于沉积、与硅和二氧化硅的粘附性良好，铝成为理想互连材料。铝互连可通过物理气相沉积或化学气相沉积形成，初期使用湿法刻蚀，后发展为各种干法蚀刻技术。
早期使用纯铝，但到了1970年代，出于基底兼容性、结点刺穿和可靠性（尤其是电迁移）的考虑，开始采用含硅、铜或二者的铝合金。到了1990年代末，随着器件特征尺寸不断缩小，互连结构变得更细，使得铝的高电阻问题变得无法接受，最终被铜互连所取代。
在砷化镓（GaAs）IC中——主要用于与硅不同的应用领域（如单片微波集成电路）——互连常用金作为材料。
性能提升
[编辑]为减少由寄生电容引起的延迟，邻近互连及不同层互连之间的电介质（即层间电介质，ILD）应具有尽可能低的介电常数。为此，1990年代末至2000年代初引入了低介电常数材料。截至2019年1月，最先进材料通过高度多孔结构，或在结构中形成空气或真空空隙（气隙介电材料），显著降低介电常数。但这类材料机械强度较低，通常仅用于最下层互连。较低互连层的高密度与最小间距有助于支撑上层结构。英特尔于2014年在其14纳米制程技术中引入了气隙电介质。
多层互连
[编辑]复杂电路的IC需要多层互连以实现最小芯片面积。截至2018年，最复杂的IC可拥有超过15层互连。各互连层之间由电介质隔离。不同层之间的垂直连接通过通孔实现。芯片最上层的金属层通常最厚、最宽、间距最大，因此具有最小电阻和RC时间常数，多用于电源与时钟分配网络。最靠近晶体管的底层金属层则细而密，仅用于局部互连。增加互连层数有助于提升性能，但也会降低良率并增加制造成本。[1]单层金属互连的IC通常利用多晶硅层跨越路径，实现信号交叉。
DRAM电容的制造工艺会在表面形成粗糙高低起伏地形，这使得添加金属互连层变得困难，影响制造良率。
1998年，最先进的DRAM工艺具备四层金属，而最先进的逻辑工艺则拥有七层金属互连。[2]
2002年，五到六层金属互连是常见配置。[3]
2009年，1 Gbit DRAM通常使用三层金属互连：第一层使用钨，上层则为铝。[4][5]
相关
[编辑]参考
[编辑]- ^ DeMone, Paul. The Incredible Shrinking CPU. 2004 [2025-05-03]. （原始内容存档于2012-05-31）.
- ^ 1998. Kim, Yong-Bin; Chen, Tom W. Assessing Merged DRAM/Logic Technology. 1996 IEEE International Symposium on Circuits and Systems. Circuits and Systems Connecting the World. Atlanta, USA: 133–36. 15 May 1996. doi:10.1109/ISCAS.1996.541917.
- ^ Rencz, M. Introduction to the IC technology (PDF). 2002. （原始内容 (PDF)存档于April 26, 2012）.
- ^
Jacob, Bruce; Ng, Spencer; Wang, David. https://books.google.com/books?id=G-D6KFwnVsgC&q=dram+interconnect+layers&pg=PA376
|chapterurl=缺少标题 (帮助). Section 8.10.2: Comparison of DRAM-optimized process versus a logic-optimized process. Morgan Kaufmann. 2007: 376. ISBN 9781558601369. - ^ Choi, Young. Battle commences in 50nm DRAM arena. 2009 [2019-01-08]. （原始内容存档于2012-04-06）.