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矽穿孔

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TSV技術用於堆疊的DRAM晶片與高帶寬內存（HBM）介面相結合

矽通孔（英語：Through Silicon Via，常簡寫為TSV，也稱做矽穿孔）在電子工程領域是一種穿透矽晶圓或晶片的垂直電連接。TSV是區分3D封裝和3D IC的直接方法，如果使用TSV形成互連，則歸類為3D IC，否則為3D封裝。TSV是一種高性能的互聯技術，可作為打線接合和倒裝晶片的替代方案，用於構建3D封裝和3D IC。與層疊式封裝等替代方案相比，TSV提供更高的互聯密度和元件密度，並能顯著縮短連接長度。

分類

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展示前通孔（via-first）、中通孔（via-middle）和後通孔（via-last）

根據製造製程的不同，TSV可分為三類：前通孔TSV在元件（如電晶體、電容器、電阻器等）圖案化前（前端製程，FEOL）製備；中通孔TSV在元件圖案化後、但在金屬層（後端製程，BEOL）製備前完成；後通孔TSV則是在BEOL製程之後（或期間）製備。[1][2]中通孔TSV目前廣泛應用於先進的3D IC以及中介層堆疊。[2][3]

前端製程中的TSV需要在電子設計自動化（EDA）和製造階段加以精確考量，因為TSV會在FEOL層引發熱-機械應力，從而影響電晶體-電晶體邏輯的性能。[4]

應用

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圖像感測器

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CMOS圖像感測器（CIS）是率先大規模應用TSV技術的場景之一。最初的CIS應用中，TSV被用於圖像感測器晶圓的背面，用以實現互聯、消除打線接合，並縮小封裝體積、提高互聯密度。隨著背照式感光元件（英語：Back-illuminated sensor）的發展，引入了晶片堆疊技術，重排透鏡、電路和光電二極體的順序，使得光線首先照射到光電二極體，再經過電路。這一技術通過翻轉光電二極體晶圓並對背面進行減薄，再採用氧化物直接鍵合的方式將其粘接到讀取電路層上，外圍則利用TSV進行互聯。[5]

三維封裝

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3D 封裝（如系統級封裝、多晶片模組等）由兩個或多個晶片垂直堆疊構成，以節省空間和/或提升連接能力。IBM的矽載板封裝技術則採用不同方案，不堆疊晶片，而是使用含TSV的載板連接多個晶片。在多數3D封裝中，晶片間通過邊緣接線連接，這種方式略微增加了封裝的尺寸，通常還需要一個額外的中介層。而在一些新型3D封裝中，TSV替代了邊緣接線，直接在晶片體內實現垂直連接，從而不增加封裝長度和寬度。由於無需中介層，採用TSV的3D封裝也可以更為扁平。該技術有時也被稱作TSS（Through-Silicon Stacking或Thru-Silicon Stacking）。

三維積體電路

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三維積體電路（3D IC）是一種通過堆疊多個矽晶圓和/或晶片並進行垂直互聯，使其作為單一元件運行的積體電路。藉助TSV技術，3D IC可以在較小的「占地面積」內集成大量功能。堆疊內的元件可以是異構的，例如在一個晶片中集成互補金屬氧化物半導體邏輯、DRAM和III-V材料。此外，元件內部關鍵電路徑得以大幅縮短，從而提高運行速度。3D Wide I/O DRAM內存標準（JEDEC JESD229）在設計中就包含了TSV技術。[6]

TSV是一種讓3D IC封裝遵循摩爾定律（Moore's Law）的互連技術，TSV可堆疊多片晶片，其設計概念來自於印刷電路板（PCB），在晶片鑽出小洞（製程又可分為先鑽孔及後鑽孔兩種，Via First, Via Last），從底部填充入金屬，矽晶圓上以蝕刻或雷射方式鑽孔（via），再以導電材料如銅、多晶矽、鎢等物質填滿。此一技術能夠以更低的成本有效提高系統的整合度與效能。

TSV技術在3D封裝和3D IC中具有重要應用，對於跨入3D IC相當具有優勢。2006年4月，韓國三星表示已成功將TSV技術應用在「晶圓級堆疊封裝」（Wafer level process stack package, WSP）NAND Flash堆疊的技術堆疊八個2Gb NAND Flash晶片，以雷射鑽孔打造出TSV製程，高度是0.56mm。2007年4月三星公佈其以WSP技術應用在DRAM的產品，共堆疊了4顆512Mb的DRAM晶片。到目前為止，晶片商採用矽穿孔技術的商業行為有限，僅有CMOS（CIS）影像感測器、MEMS等少數幾種。

歷史

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TSV概念的起源可追溯至威廉·肖克利於1958年提交並於1962年獲得授權的專利「Semiconductive Wafer and Method of Making the Same」，[7][8]該技術後來由IBM的研究人員Merlin Smith和Emanuel Stern進一步發展，並於1964年申請、1967年獲批了專利「Methods of Making Thru-Connections in Semiconductor Wafers」，[9][10]後者描述了一種通過矽片蝕刻孔洞的方法。[11]TSV最初並非為三維集成而設計，但基於TSV的第一批3D晶片在1980年代後期被發明。[12]

第一批採用TSV製程製造的三維積體電路（3D IC）堆疊晶片誕生於1980年代日本。日立製作所於1983年提交了日本專利，隨後富士通於1984年提交專利。1986年，富士通提交了一項描述使用TSV的堆疊晶片結構的日本專利。[13]1989年，東北大學的小柳光正（Mitsumasa Koyonagi）率先開發出使用TSV進行晶圓對晶圓鍵合的技術，並用於製造3DLSI晶片。[13][14][15]1999年，日本超級先進電子技術協會（ASET）啟動了名為「高密度電子系統集成技術研發」的項目，資助基於TSV的3D IC晶片研發。[13][16]東北大學的小柳研究團隊在1999年利用TSV技術製造了三層堆疊的圖像感測器晶片，2000年製造了三層內存模塊，2001年製造了三層人工視網膜晶片，2002年製造了三層微處理器，並於2005年製造了十層內存晶片。[14]

1997年，由弗勞恩霍夫協會與西門子組成的研究團隊（成員包括Peter Ramm、D. Bollmann、R. Braun、R. Buchner、U. Cao-Minh、Manfred Engelhardt和Armin Klumpp）開發了晶片間通孔（ICV）方法，[17]這是一種TSV製程的變體，後來被稱為SLID（固液互擴散）技術。[18]

「矽通孔」（through-silicon via，TSV）一詞由Tru-Si Technologies的研究人員Sergey Savastiouk、O. Siniaguine和E. Korczynski在2000年提出，他們提出了一種用於3D晶圓級封裝（WLP）解決方案的TSV方法。[19]

採用TSV的CMOS圖像感測器於2007年至2008年間被東芝、Aptina（英語：Aptina）和意法半導體等公司商業化，其中東芝將其命名為「Through Chip Via」（TCV）技術。基於TSV的3D堆疊隨機存取存儲器（RAM）最早由爾必達存儲器商業化，該公司於2009年9月開發出首個8GBDRAM模塊（由四顆DDR3SDRAM晶片堆疊而成），並於2011年6月發布。台灣積體電路製造於2010年1月宣布採用TSV技術生產3D IC。[20]2011年，SK海力士推出基於TSV的16GB DDR3 SDRAM（40納米級），[21]三星電子於9月推出基於TSV的3D堆疊32GB DDR3（30納米級）產品，並於10月與美光科技共同宣布TSV基礎的混合內存立方體（HMC）技術。[20]2013年，SK海力士製造出首個基於TSV的高帶寬內存（HBM）模塊。[21]中通孔（via middle）技術由IMEC開發，並由Eric Beyne提出，其在成本與互連密度之間提供了最佳權衡。該技術起初獲得高通支持，後來也得到NVIDIA、賽靈思和Altera的支持，這些公司希望通過堆疊（而非縮放）增加晶片上的內存容量，以挑戰英特爾的領先地位。

相關

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參考

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  1. ^ 2009 International Technology Roadmap for Semiconductors (ITRS). 5 September 2009: 4–5 [2025-05-03]. （原始內容存檔於2024-11-11）. 
  2. ^ 2.0 2.1 Knechtel, Johann; Sinanoglu, Ozgur; Elfadel, Ibrahim (Abe) M.; Lienig, Jens; Sze, Cliff C. N. Large-Scale 3D Chips: Challenges and Solutions for Design Automation, Testing, and Trustworthy Integration. IPSJ Transactions on System LSI Design Methodology. 2017, 10: 45–62. doi:10.2197/ipsjtsldm.10.45 可免費查閱. 
  3. ^ Beyne, Eric. The 3-D Interconnect Technology Landscape. IEEE Design & Test. 2016, 33 (3): 8–20. S2CID 29564868. doi:10.1109/mdat.2016.2544837. 
  4. ^ Lim, Sung Kyu. Design for High Performance, Low Power, and Reliable 3D Integrated Circuits. 2013. ISBN 978-1-4419-9541-4. doi:10.1007/978-1-4419-9542-1. 
  5. ^ Von Trapp, Francoise. The Future of Image Sensors is Chip Stacking. 3D InCites. 2014-09-15 [2025-05-03]. （原始內容存檔於2024-12-06）. 
  6. ^ JEDEC Publishes Breakthrough Standard for Wide I/O Mobile DRAM. JEDEC (新聞稿). Arlington, VA. 2012-01-05 [2014-12-01]. （原始內容存檔於2025-01-23） （美國英語）. 
  7. ^ Von Trapp, Francoise. Who Invented the TSV and When?. 3D InCites. 2010-04-24. 
  8. ^ 美國專利第3,044,909號
  9. ^ Kada, Morihiro. Research and Development History of Three-Dimensional Integration Technology. Three-Dimensional Integration of Semiconductors. 2015: 1–23. ISBN 978-3-319-18674-0. doi:10.1007/978-3-319-18675-7_1. 
  10. ^ 美國專利第3,343,256號
  11. ^ Pavlidis, Vasilis F.; Savidis, Ioannis; Friedman, Eby G. Three-Dimensional Integrated Circuit Design. Newnes. 2017: 68. ISBN 978-0-12-410484-6. 
  12. ^ Lau, John H. Reliability of RoHS-Compliant 2D and 3D IC Interconnects. 麥格勞-希爾教育. 2010: 1. ISBN 978-0-07-175380-7. TSV is the heart of 3-D IC/Si integration and is a more-than-26-year-old technology. Even the TSV (for electrical feed-through) was invented by William Shockley in 1962 (the patent was filed on October 23, 1958), but it was not originally designed for 3-D integration. 
  13. ^ 13.0 13.1 13.2 Kada, Morihiro. Research and Development History of Three-Dimensional Integration Technology. Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications. Springer. 2015: 8–9. ISBN 978-3-319-18675-7. 
  14. ^ 14.0 14.1 Fukushima, T.; Tanaka, T.; Koyanagi, Mitsumasa. Thermal Issues of 3D ICs (PDF). SEMATECH. Tohoku University. 2007 [16 May 2017]. （原始內容 (PDF)存檔於16 May 2017）. 
  15. ^ Tanaka, Tetsu; Lee, Kang Wook; Fukushima, Takafumi; Koyanagi, Mitsumasa. 3D Integration Technology and Heterogeneous Integration (報告). 2011. S2CID 62780117. 
  16. ^ Takahashi, Kenji; Tanida, Kazumasa. Vertical Interconnection by ASET. Handbook of 3D Integration. 1: Technology and Applications of 3D Integrated Circuits. John Wiley & Sons. 2011: 339. ISBN 978-3-527-62306-8. 
  17. ^ Ramm, P.; Bollmann, D.; Braun, R.; Buchner, R.; Cao-Minh, U.; et al. Three dimensional metallization for vertically integrated circuits. Microelectronic Engineering. November 1997, 37–38: 39–47. S2CID 22232571. doi:10.1016/S0167-9317(97)00092-0. 
  18. ^ Macchiolo, A.; Andricek, L.; Moser, H. G.; Nisius, R.; Richter, R. H.; Weigell, P. SLID-ICV Vertical Integration Technology for the ATLAS Pixel Upgrades. Physics Procedia. 1 January 2012, 37: 1009–1015. Bibcode:2012PhPro..37.1009M. S2CID 91179768. arXiv:1202.6497 可免費查閱. doi:10.1016/j.phpro.2012.02.444. 
  19. ^ Savastionk, S.; Siniaguine, O.; Korczynski, E. Thru-silicon vias for 3D WLP. Proceedings International Symposium on Advanced Packaging Materials Processes, Properties and Interfaces (Cat. No.00TH8507). 2000: 206–207. ISBN 0-930815-59-9. S2CID 110397071. doi:10.1109/ISAPM.2000.869271. 
  20. ^ 20.0 20.1 Kada, Morihiro. Research and Development History of Three-Dimensional Integration Technology. Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications. Springer. 2015: 15–8. ISBN 978-3-319-18675-7. 
  21. ^ 21.0 21.1 History: 2010s. SK Hynix. [19 July 2019]. （原始內容存檔於17 May 2021）. 
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